（原标题：芯片若何破局？辩别内存和逻辑，将内存放在逻辑上）
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芯片行业正在向 3D-IC 地方快速发展，但事实确认，一个更爽朗的才气不错提供特别于通盘节点跳动的增益——索求散播式存储器并将其舍弃在逻辑之上（extracting distributed memories and placing them on top of logic）。
企业-上科浩麻类有限公司逻辑上的存储器权贵裁减了逻辑与径直关联的存储器之间的距离。凭证一项研究经营，这不错将性能提高 22%，并将功耗臆造 36%。但需要治理一些问题才能使其成为一个爽朗的治理决策。
官网-源名洁种苗有限公司逻辑上的系念有两种版块，它们照旧变得特别宽绰，并看成贸易寰宇中的倡导确认。HBM将 DRAM 堆叠在一个微型逻辑芯片上，该逻辑芯片通过中介层王人集到主系统。第二个应用模范将大型 L3 缓存径直舍弃在处理器顶部。天然这使内存更接近处理器，但它莫得诓骗两个芯片之间巨大的互连后劲。
实在的契机是当多数散播式存储器从主逻辑芯片中移出并径直舍弃在与其联系的逻辑之上时。这是实在的 3D 集成，但它并不具有与跨多个堆叠芯片分派逻辑联系的扫数复杂性。
“从技巧上讲，HBM 是逻辑上的内存”，西门子 EDA的 Tessent 部门司理 Joe Reynick 说谈。“你有基础芯片，然后是其上的 DRAM 堆栈。但领受 SoC，从该 SoC 中移除存储器，并使用由纯存储器构成的第二个芯片，这是一个很大的跳动。咱们正在通过铜柱、TSV 或任何从一个芯片到另一个芯片的技巧进行王人集，这带来了一系列新的问题和上风。”
Fraunhofer IIS 自适合系统工程部高效电子部门空闲东谈主 Andy Heinig对此示意答应。“HBM 中的逻辑并不是实在的计算逻辑。它仅用于互助来自处理器并参加内存块的信号，反之也是。当今逻辑上缓存的作念法更多的是逻辑上实内存的地方。关联词，在逻辑缓存的情况下，与并行要领比拟，莫得那么多架构变化。逻辑上的真是内存将在将来收场显著的性能普及，但前提是开发出新的架构。”
恒久以来，处理才气一直受到内存带宽的规模，而且这种趋势并莫得改善。“在某些时候，处理将受到总线带宽的规模，”西门子 EDA 定制 IC 考据部门的首席居品司理 Pradeep Thiagarajan 说谈。“当数据速率更高时，这会受到更大的规模。您在接口上构建更复杂的调制决策来发送和收受它，而且必须保执这些各式互连的信号竣工性 - 迥殊是当它高潮到内存堆栈时。”
很多东谈主以为，芯片中 50% 的面积被内存占用。Ansys居品营销总监 Marc Swinnen 示意：“研究还标明，如若 x，y 平面上的互连长度杰出 100 微米，那么参加 z 平面会更低廉。” “任何接近 100 微米的值，保执在归拢水平上都会更低廉。通过高潮到 z 平面，你不错得回更短、更快的电气王人集。”
很多正在开发的新架构都是由处理器阵列构成，每个处理器都关连联的内存。Untether AI 硬件副总裁 Renxin Xia 示意：“咱们需要处理才气接近内存。” “如若你被规模在二维平面上，那么独一几种要领不错接近系念。相宜逻辑的下一步是启动从三维角度看待问题。然后，您不错垂直集成或精致集成到更多内存。”
但总有一些问题需要克服。Synopsys居品管束高等总监 Kenneth Larsen 示意：“照旧有很多研究试图将 DRAM 置于逻辑之上。” “关联词 DRAM 对温度相等敏锐，需要退换刷新率。天然软件中有多种要领不错治理这个问题，但很难不合性能产生影响。您需要探究一些新的体格身分。这等于为什么我但愿咱们梗概启动将筹商从拼装（将事物粘在沿途）升沉开来，也许更多地筹商集成（事物不错沿途开发）。”
良率是一个复杂的故事。
“关于安装，你有更多的王人集，”西门子的 Reynick 说。“如若您要获取 100，000 个内存实例并将它们映射到小芯片，那么您就领有了需要配置的所稀有据、地址和规模王人集。这可能会对产量产生影响。您可能需要探究冗余王人集。但另一方面是由于工艺复杂性臆造而导致产量提高。如若你看一下制品率方程， 遂溪县经咖啡有限公司就会发现存面积、弱势密度， 坡头区工香精有限公司还有一个称为工艺复杂性的参数。工艺复杂性基本上是您使用的金属层的数目。如若您从绸缪中删除存储器， 和田县尚艾杀菌剂有限公司那么合座历程的复杂性就会臆造。这对内存芯片和逻辑芯片的良率都有改善作用。”
不细则性成为一个更大的问题， 麻章区磁和坚果有限公司迥殊是如若使用多个工艺或节点来制造每个芯片。“咱们不错在芯片中植入一个 p 型环形漂浮器和一个 n 型环形漂浮器，资源县利地陶瓷有限公司”西门子的 Thiagarajan 说谈。“在进行表征时，您不错看到每个拓荒的相对速率。在咱们对其进行切割后，就完成了已知精致的芯片测试。然后，使用 OTP（一次性可编程）或电子熔丝，您不错识别每个特定部件，以细则它是否是慢-快、快-慢、典型-典型部件。客户可能会说，“我只思要慢速或快速的零件。”你必须注意，要有弥漫宽的窗口来容纳各式零件。”
将 SRAM 与逻辑辩别的压力越来越大，因为它不再具有推广性。“Vdd 的另一个规模是 SRAM Vmin，它为镶嵌式 SRAM 的给定乖张率诞生了尽可能低的电源电压，”Atomera 首席技巧官 Robert Mears 说谈。“由于镶嵌式 SRAM 频频是电压臆造时发轫失效的模块，因此 Vmin 频频诞生最小电源电压。工艺技巧不错臆造变异性，提高 PMOS 可靠性，并加多驱动电流，从而将 Vmin 臆造 100mV。”
不外，可能会面对一些新的热密度挑战。
Synopsys TCAD 居品组研究员 Victor Moroz 示意：“3nm finFET 技巧的电路行为总共约为 1%。” “同期开关的晶体管数目不行杰出 1%，因为它会过热并溶化。但如若你的芯片有一半是 SRAM，那么 SRAM 就相等懒惰了。其活性因子远小于1%。从合座角度来看，它险些为零。如若移除 SRAM，您可能必须再行探究逻辑中的活上路分。”
垂直发展还有其他克己。“通过垂直发展，网站策划跨越不同的芯片，咱们不错使用不同的内存技巧，”Untether 的 Xia 说。“咱们不错诓骗 DRAM 等更密集的内存技巧。咱们不像逻辑芯片那样受限于 SRAM。这不错让咱们的系念密度提高一个数目级。”
Ansys 居品司理 Takeo Tomine 也指出热量是 ReRAM 的一个问题。
“频频，关于低于 7nm 的先进技巧节点，器件尺寸会松开，而电源电压 (Vdd) 保执恒定，从而导致更高的功率密度和更大的金属密度，从而产生更多热量。自热效应是影响ReRAM可靠性和准确性的重要身分。当热量被困在晶体管器件中时，自热变得最严重。关于 ReRAM，温度变化会臆造 R on /R off比率，这对很多应用（包括 AI 处理）的准确性和可靠性不利。必须进行仔细的热管束，迥殊是在不同拓荒之间功耗不均匀的绸缪中。然后，必须对产生的热量向隔邻层和拓荒的扩散进行建模，以拿获随时刻变化的全芯片热图。”
热成为扫数此类存储层的主要问题。
“频频，处理器位于底部，内存芯片位于其上方，”西门子 EDA 内 Simcenter 居品组合的电子与半导体行业总监 John Parry 说谈。“关联词内存芯片的温度规模比逻辑芯片低。频频，逻辑芯片的温度约为 120°C 或 125°C。这在一定进程上取决于制造工艺和所使用的技巧，但高带宽内存的温度规模为 80°C。频频，您领略过内存芯片进取接收热量。将内存置于处理器上方的问题在于，处理器必须通过本人受热的物体将热量传导出去。”
有些东谈主探究过翻转扫数内容，使处理器位于顶部，内存位于底部。“您不仅需要处理芯片中的逻辑，还需要 I/O，”Reynick 说谈。“I/O 必须与外部寰宇配置王人集。基板上还有一种散热器，它通过 PCB 的球王人集到该散热器，因此逻辑存储器更受宽待，因为如若您思在底部舍弃 I/O 或存储器，您可能需要进行馈通（feed-throughs）。”
当你还探究到电力时，它会变得愈加腾贵。“TSV 价钱腾贵、体积稠密，而且存在固有的良率问题，”Ansys 的 Swinnen 说谈。“逻辑芯片不错与存储器对话，但逻辑芯片仍然需要以某种形态到达基板。信号和电源必须通过存储器到达芯片。如若您的芯片使用 100 瓦，那么通过内存传输的功率就很大。必须探究诸如斯类的世俗问题。在 z 方进取，每平方毫米稀有千个微凸块，但它们相等小，互连密度比芯片本人低得多。z 地方每英寸的电线数目与 x 和 y 地方的电线数目不同。”
测试也成为一个更大的问题。“你必须创建新的测试台，其中包含来自多种工艺技巧的电路部分，”Thiagarajan 说。“您必须探究王人集性，包括凭证 S 参数索求通谈或披露，然后将其王人集到收受绸缪，这可能领受不同的工艺技巧。您将领有多个 PDK，其中包括各自工艺技巧的变化，然后您不错沿途对其进行模拟。您还需要在典型模拟器器具之上进行协同变化感知绸缪的才气。你必须在硅前探究一个更大的子系统，以便在硬件出来后为测试作念好准备。”
Reynick 指出，互连测试成为一个新问题。
“咱们若何测试互连并考据它是否时常使命？咱们仍然不错使用已知精致的芯片测试和晶圆探针来测试芯片本人。如若您使用的是 PHY，那么您需要进行环回测试，以便您不错一直到达焊盘并复返并考据测试是否时常使命。即使它是单向信号，咱们仍然提倡将它们诞生为双向信号，以便您不错进行复返焊盘并复返芯片的里面轮回。
咱们仍然不错进行 SCAN。咱们可能仍然需要葬送焊盘。您的测试信号以及电源和接地采样需要传送到可探伤的焊盘，因为莫得可靠的探针卡不错舒服 3D 微凸块间距的条件。您需要探针卡的圭臬间距，以便您不错进行测试。内存芯片上也需要一些测试逻辑。当你进行内存 BiST 时，咱们在每个内存周围都有包装器。这些包装器需要位于内存芯片上，以便咱们实质上不错对这些内存进行内存 BiST 测试。”
论断
将存储器和逻辑辩别到两个相互堆叠的芯片上具有很大的远景，同期也带来了一些特别大的挑战。但这些挑战并不像逻辑上的逻辑所碰到的挑战那么极点。这可能使其成为竣工 3D-IC 的精致学习训导，并提供特别于竣工节点跳动的功能。
通过这么作念学到的东西将连续到将来，因为将内存技巧与逻辑辩别将提供密度更高的治理决策，而再行架构处理系统将更好地诓骗内存带宽。“如若仅将现存架构适合 3D 要领，就会导致老本加多，而性能却险些莫得改善，”Fraunhofer 的 Heinig 说谈。“关联词，寻找实在的新架构需要一些时刻，还需要在大学进行一些研究。还需要研究和开发有用探索不同选拔的新器具。”
https://semiengineering.com/memory-on-logic-the-good-and-bad/
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